FPGA***verilog实现类似于下边的逻辑时序，控制一个芯片的逻辑时序控制输入。给个方向。

FPGA***verilog实现类似于下边的逻辑时序，控制一个芯片的逻辑时序控制输入。给个方向。

时钟信号是必须要有的，其次就是时间参数，根据你的时间参数选取时钟频率，定下来频率后，就简单了追问这就是这个芯片的控制时序图，要求两个最近的控制信号沿前后时间间隔在10ns。CS  reset  strobe  data  这是控制信号      address为发送进去的数据。就是这样的问题。用单片机的时候就是用延时然后在控制端给出高低电平控制的    没整明白FPGA该怎么实现。

追答从图中可以看到cs和address是同步送的，然后是strobe，肯呢过是存储地址到芯片内部的意思，再者就是数据。你单片机会用的话，那就说明时序对你来讲已经门清了，你就按单片机的时序，在fpga上实现好了呀。单片机是时延，fpga是 计数器定时，一样的。
你单片机的时钟频率是多少的？fpga是哪款型号？支不支持那么高的时钟频率？追问单片机的太慢 所以用FPGA实现。片选之后给出地址选择信号，选择需要选通的开关的位置。然后给出strobe锁存信号 data信号 最终实现开关的导通与关断。外部通过拨码开关给出的不同标志信号 实现单片机给出不同的地址及控制信号追答如果你输出口不够用，没必要手拨码的，内部加一个选择器就好了。说了这么多应该差不多，抓住要点，时钟选择正确就ok

详细点行不？条件不全啊追问现在要求用FPGA给出控制信号，去控制一个芯片的工作状态，CS为片选，reset为复位，strobe为所存。这组控制信号需要怎么给出。不知道你能否听明白

在不给出时钟线号的情况下 你画这个图 谁也看不懂。兄弟 记得在上图中把时钟信号同时给出来。