VHDL中变量和信号的区别
答案:1 悬赏:60 手机版
解决时间 2021-11-17 03:22
- 提问者网友：树红树绿
- 2021-11-16 12:29
VHDL中变量和信号的区别
最佳答案
- 五星知识达人网友：蕴藏春秋
- 2021-11-16 13:45
- 信号与硬件中互连元件端口的“连线”相对应；而变量在硬件中没有明确的对应物，变量只是为了便于设计实体的行为描述而定义的数据暂存区。
信号赋值是有延迟的；而变量赋值则没有延迟。
信号除具有当前值之外还具有属性；而变量只有当前值。
信号值的变化可以激活被挂起的进程；而变量无此功能。
信号不会导致系统行为的不确定性；而共享变量则可能导致系统行为的不确定。
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