求教FPGA编译中的问题

求教FPGA编译中的问题

应该跟时序约束相关，看看原来的工程里面的 .sdc文件是否拿过来了。（Assignments--Settings--TimeQuest Timng Analyzer）

还有就是看看Fitter Settings中优化路径是否选择ALL Paths

追问我看了下之前的工程，里面也没有SDC文件，而且之前的工程也有
Critical Warning: Synopsys Design Constraints File file not found: 'yuyin.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.
这个告警，但是在硬件调试的时候没有问题，那还一定要写SDC这个约束吗？追答进入Tools/TimeQuest Timng Analyzer，点击Constraints/Generate SDC File from QSF 自动生成sdc文件，然后到Assignments--Settings--TimeQuest Timng Analyzer 添加sdc文件。
这个是时序约束文件，不写这个约束，如果出现Critical Warning，会有不确定状态，有可能对、有可能错，最好是需要这个约束。
没有它，编译器可能不会去优化设计，那么有些setup /hold time违背就无法解决，有可能出问题的。
还有就是其他设置是否对比过，有何不同？追问刚刚按照你说的方法添加了SDC文件，是不是自动生成的这个就可以了？需要我自己编写什么吗？
其他设置我也对比过了，都是相同的。。

这两个应该都没有什么大的影响了吧？

方便留个QQ或邮箱啥的么 还有个问题想问一下 但是字数太多写不下了。。。。方便的话私信我一下呗。谢谢大神！追答自己也可以加入一些具体的约束的，比如 时钟频率、输入延时、输出延时等等。
Critical Warning解决了吗？下载过后还有问题吗？追问还有一个
Critical Warning (10237): Verilog HDL warning at AUDIO_ADC.v(173): can't infer register for assignment in edge-triggered always construct because the clock isn't obvious. Generated combinational logic instead

这个影响大么 之前的工程也有这个 但是貌似不太影响结果。
另外是不是只要没有Critical Warning：Timing requirement not met 这个就说明问题不大了呀 现在板子不在手上不好测试。。追答AUDIO_ADC.v文件173行代码有问题吧，貌似是always块中的寄存器赋值问题，时钟没有边沿触发？ 推荐使用组合逻辑替代

1.是；
2.3同一HDL代码不同工具综合时产生的结果不一样，不同版本也会有这种情况。出现的问题是用10.0综合时没有满足时序约束条件，可以参照lvfeng308的做法，或者优化时序和布局，修改布线中的路径延时达到时序要求追问我看了下之前的工程，里面也没有SDC文件，而且之前的工程也有
Critical Warning: Synopsys Design Constraints File file not found: 'yuyin.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.
这个告警，但是在硬件调试的时候没有问题，那还一定要写SDC这个约束吗？