1、用原理图层次化设计法设计一个4位二进制加法器。 2、编写VHDL程序完成设计一个4位二进制加法器。

1、用原理图层次化设计法设计一个4位二进制加法器。 2、编写VHDL程序完成设计一个4位二进制加法器。

原理图由一个半加器和三个全加器组成。
VHDL程序相对比较简单。
LIBRARY ieee;
USE ieee.std_logic_1164.ALL; 
USE ieee.std_logic_unsigned.ALL; 
ENTITY adder4bit IS
PORT(a,b : IN std_logic_vector(3 downto 0);
 s : out std_logic_vector(3 downto 0); 
        --sum
 co : OUT std_logic);    --carry out
END adder4bit;
ARCHITECTURE a OF adder4bit IS
SIGNAL temp:std_logic_vector(4 downto 0);
BEGIN
temp<=a+b;
co<=temp(4);     
s<=temp(3 downto 0);
END a;