verilog buffer怎么写
答案:2 悬赏:80 手机版
解决时间 2021-03-04 23:50
- 提问者网友：喧嚣尘世
- 2021-03-03 23:54
verilog buffer怎么写
最佳答案
- 五星知识达人网友：像个废品
- 2021-03-04 00:20
out默认为wire型变量，而always里面不应该对wire型变量这么赋值，output out 改为output reg out
另外，#delay这种写法是不可综合的，所以这个模块下载到FPGA上市没用的
另外，#delay这种写法是不可综合的，所以这个模块下载到FPGA上市没用的
全部回答
- 1楼网友：毛毛
- 2021-03-04 00:28
assign #delay1 out = #delay2 in;
这么写试试。
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