verilog 如何讲一个模块的输出变成另一个模块的输入
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解决时间 2021-11-27 05:53
- 提问者网友：浪荡绅士
- 2021-11-26 15:08
verilog 如何讲一个模块的输出变成另一个模块的输入
最佳答案
- 五星知识达人网友：老鼠爱大米
- 2021-11-26 15:18
使用WIRE关键词，
module sys(a,b,c,d);
input a,b;
output c,d;
wire e;
m1 u1(.a(a),.b(b),.e(e));
m2 u2(.e(e),).c(c),.d(d));
这样通过e线就把m1和m2模块连起来了
module sys(a,b,c,d);
input a,b;
output c,d;
wire e;
m1 u1(.a(a),.b(b),.e(e));
m2 u2(.e(e),).c(c),.d(d));
这样通过e线就把m1和m2模块连起来了
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