在ise环境下使用verilog语言进行fpga开发，在post-map仿真时如何看到中间结果

答案:4 悬赏:0 手机版

解决时间 2021-02-22 02:50

提问者网友：十年饮冰
2021-02-21 04:23

在ise环境下使用verilog语言进行fpga开发，在post-map仿真时，输出结果出错，但是由于中间寄存器都是一位一位显示的，很难看出哪里出错，怎么才能找到错误呢？哪位大侠遇到过类似问题，请帮帮忙，非常感谢，100分求助。这是一个iir滤波器的设计工作，已困扰我很久，如果大侠能够帮忙完整解决，愿意人民币答谢

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五星知识达人网友：三千妖杀
2021-02-21 05:42

后仿是没办法看到总线的，你可以尝试在综合的时候选择keep hierarchy，即保持层次结构，不要打散，这样对查错有一定的帮助

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1楼网友：旧脸谱
2021-02-21 08:49

前仿真正确了吗？你这个是不是只是仿真就OK了，到了后仿，为什么不上板抓数据看呢？

2楼网友：等灯
2021-02-21 07:27

你好！各类信息给得太少。无法帮你解答。工程不开放的话，建议你从头再检查一遍。希望对你有所帮助，望采纳。

3楼网友：十鸦
2021-02-21 06:13

没有工程文件，说啥都是白扯，你可以把工程文件发出来，大家看看就知道了

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