verilog代码求助，太菜鸟，自己搞很久不懂
答案:1 悬赏:70 手机版
解决时间 2021-11-16 10:48
- 提问者网友：半生酒醒
- 2021-11-16 04:11
verilog代码求助，太菜鸟，自己搞很久不懂
最佳答案
- 五星知识达人网友：轻熟杀无赦
- 2021-11-16 04:39
always块内赋值对象必须是reg类型,第一段可以改成 module compare1(a,b,a_gt_b,a_eq_b,a_ls_b); input [1:0] a,b; output a_gt_b,a_eq_b,a_ls_b; assign a_gt_b=(a[1]&~b[1])|((a[1]^~b[1])&(a[0]&~b[0])); assign a_eq_b=(a[1]^~b[1])&(a[0]^~b...
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