请问反激试开关电源如何减小MOS D端的尖峰漏感电压,我用RCD吸收,但加大吸收电容以及减小电阻值都无效果.

电路输入电压为36Vdc-120Vdc,输出5V/1A,EE13立式变压器,难道是变压器设计有问题?

减少变压器漏感才是正道，测试你变压器漏感（次级短路后测试初级电感量，这时电感量越少越好），改变变压器绕制工艺以减少漏感，尖峰就可以下来了。

你在哪里看到需要并联电容的？不需要也不能并联电容。