cpld用VHDL编程如何产生时钟？
答案:3 悬赏:0 手机版
解决时间 2021-01-07 12:52
- 提问者网友：wodetian
- 2021-01-07 08:54
cpld用VHDL编程如何产生时钟？
最佳答案
- 五星知识达人网友：摆渡翁
- 2021-01-07 09:47
如果你是想做倍频的话可以用vhdl写一个锁相环，如果你是降频的话做一个计数器就可以了
全部回答
- 1楼网友：雪起风沙痕
- 2021-01-07 11:50
利用延时取反。
- 2楼网友：几近狂妄
- 2021-01-07 10:27
呵呵，这可不是C语言。这是实际电路啊，你先想想电路是什么样子。要倍频那是一定要PLL，不管模拟还是数字。
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