我的verilog程序出现错误，请高手帮帮忙？

错误内容：output or input port "q" must be connected to a structural net expression. 我找了好长时间不知道这句话代表哪地方错了，请高手指点

是不是q前面没有定义啊？就是没有规定q究竟是在哪个功能模块里，起到什么作用。你再查一下程序，看看有没有漏掉什么

q没定义好

这位同学，你用的综合工具应该不是quartus，呵呵。 我刚刚用quartusii编译了一下你的程序。他也提示waring， warning: design contains 1 input pin(s) that do not drive logic warning (15610): no output dependent on input pin "din[0]" 我分析 因为你输出结果与你的某一个管脚状态无关。也就是你在设计这个logic 有个冗余项 还有waring，提示warning: no exact pin location assignment(s) for 6 pins of 6 total pins info: pin din[0] not assigned to an exact location on the device info: pin dout[0] not assigned to an exact location on the device info: pin dout[1] not assigned to an exact location on the device info: pin din[2] not assigned to an exact location on the device info: pin din[1] not assigned to an exact location on the device info: pin din[3] not assigned to an exact location on the device 这个原因是，你综合完后，没有分配引脚，我再quartusii中分配引脚后，就没有这个waring了。 呵呵，我只能帮这么多了，希望对你有帮助~我qq515475925，可以细谈~

字面意思是输出变量q必须连接到线网型的。 通常是你在程序中既给q直接赋值了，如q =。。。；q <=...但又没有把它写在assign语句里。这是初学者常出现的问题。多编编程就好了。把那句话从always（一般是）里拿出来，写在assign语句里就好。并output wire q;