请问VHDL里面的std_ulogic和std_logic各是什么意思？

请问VHDL里面的std_ulogic和std_logic各是什么意思？

std_logic是在IEEE的std_logic_1164程序包中说明的一种类型，其值的设定可以与std_u
logic相同。其区别在于std_logic定义为：
subtype std_logic is Resolved std_ulogic；
std_logic是一个决断类型，意思是：如果一个信号有多个驱动器驱动，则调用预先定义的
决断函数以解决冲突并决定赋予信号哪个值。这意味着std_logic可以用在三态总线一类的
情况下，多个驱动器可以驱动同一条总线，但通常不是同时到达。
如果一个std_ulogic信号由两个以上的驱动器驱动，将导致错误，因为VHDL不允许一个非
决断信号由两个以上的驱动器驱动。
由于std_ulogic的这些限制，要尽可能的使用数据类型std_logic。 http://bbs.uestc.edu.cn/cgi-bin/bbstcon?board=SoC&file=M.1069679654.A

std_logic_vector 是标准逻辑矢量,定义的是长度大于1的变量，需要确定赋值方向 （n downto 0） or （0 downto n）。 std_logic 是长度为1的逻辑 与bit 相似，只是 bit 只能是'0 ’和'1‘ 而 std_logic有以下九种状态：u'——初始值，'x'——不定，'0'——0，'1'——1，'z'——高阻，'w'——弱信号不定，'l'——弱信号0，'h'——弱信号1，'-'——不可能的情况