FPGA 程序,每次编译，下载到板子中，现象不一样？怎么解决啊

FPGA 程序,每次编译，下载到板子中，现象不一样？怎么解决啊

编译后有报错吗？比如时序不过关等等

另外，如果是xilinx的fpga，你可以用chipscope，如果是altera的fpga，用signaltap。观察在板子里的各种信号，可以定位你的问题，估计还是你的程序设计有bug追问编译后没有错误 有很多warning 。追答那就照我说的方法抓下信号吧，用chipscope或者signaltap

约束了吗？时序报告分析了吗？追问是查看编译后的 Report吗？ 红色部分都是有问题的吧 在哪可以修改 消除呢追答是看布局布线之后的静态时序报告，有哪些不满足的地方，如果是组合逻辑过长，可以插入寄存器，如果扇出太多可以在选项中限制扇出数，具体都是根据你的设计来，情况很多讲不完的，如果时序差的不大，可以更换布局布线的策略或者种子多跑几次，版本稳定后把设置固定下来就不要动了

如果你的工程所占资源量不大，就只能说是你的代码写得不行，没有做好同步设计追问同步设计？请具体讲下。刚接触FPGA。。