verilog中端口连接规则,为什么输出端口必须连接到线网类型的变量?
答案:1 悬赏:10 手机版
解决时间 2021-03-20 03:40
- 提问者网友:你给我的爱
- 2021-03-19 13:35
verilog中端口连接规则,为什么输出端口必须连接到线网类型的变量?
最佳答案
- 五星知识达人网友:渡鹤影
- 2021-03-19 14:19
核心一点:你所设计的“代码”(准确叫硬件描述语言)最终都会综合成实际电路。那么你可以想想,对于一个模块来讲,从外面看来,输出端口那必然就是线网型咯,因为与其他模块电路的互连不就是通过走线/连线的形式完成了么追问不太明白,既然输入的外部信号能存储,输出的外部信号为什么不能存储呢?追答也可以存储呀,1、直接声明成output reg f;2、output f之后,reg f_r,aasign f = f_r;但是你想想最后从模块出去了是不是还是通过连线与外部连接呢~比如你A模块有output端口f,你与模块B的input端口e连接的时候,f和e之间不是用线连么~换个比喻就是,你有个显示器模块,有个电脑机箱模块,你不用线缆去连接,难道用寄存器变量去连接呀?好好体味下追问嗯嗯,明白了
我要举报
如以上问答信息为低俗、色情、不良、暴力、侵权、涉及违法等信息,可以点下面链接进行举报!
大家都在看
推荐资讯