怎么将25mhz用分频器分成100hz用verilog语言实现
答案:4 悬赏:40 手机版
解决时间 2021-02-01 12:43
- 提问者网友：夢醒日落
- 2021-01-31 23:04
怎么将25mhz用分频器分成100hz用verilog语言实现
最佳答案
- 五星知识达人网友：woshuo
- 2021-02-01 00:24
你写一个计数器 计数到125000时计数器清零 并且clk_div翻转
全部回答
- 1楼网友：刀戟声无边
- 2021-02-01 03:09
不就是设计个计数器吗？
- 2楼网友：舊物识亽
- 2021-02-01 02:05
always@(posedge clk)
begin
if(rst == 1'b1)
begin
divider <= 0;
clk_100 <= 0;
end
else if(divider == 125000)
begin
divider <= 0;
clk_100 <= ~clk_100;
end
else
begin
divider <= divider + 1;
end
end
- 3楼网友：上分大魔王
- 2021-02-01 01:28
很简单，计数就好了。
给你一个例子：
reg [15:0] cnt;
reg clk_100;
always@（posedge clk_50m or negedge rst_n）
begin
if(!rst_n)
begin
cnt <= 16'd0;
clk_100 <= 1'b0;
end
else
begin
if(cnt == 16'd14999)
clk_100 <= ～clk_100;
else
cnt <= cnt + 1;
end
end这个 clk_100就是分频后的时钟。
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