场同步电路是么什?

场同步电路是么什?

你问 的是电视机方面的吗
在电视这方面：上下为场。场同步电路简单的说是让图像在竖直方向和稳定的电路。一般由积分电路，锯齿波形成电路，放大电路，反馈电路，输出电路组成。更具体的，你还要看一些这方面的专业书才行。

＆lt；同步电路设计技术及规则＆gt；一　同步设计得优越性：1．同步电路比较容易使用寄存器的异步复位＆＃47；置位端，以使整个电路有一个确定的初始状态；2．在可编程逻辑器件中，使用同步电路可以避免器件受温度，电压，工艺的影响，易于消除电路的毛刺，使设计更可靠，单板更稳定；3．同步电路可以很容易地组织流水线，提高芯片的运行速度，设计容易实现；4．同步电路可以很好地利用先进的设计工具，如静态时序分析工具等，为设计者提供最大便利条件，便于电路错误分析，加快设计进度二　同步设计得规则：1．尽可能在整个设计中只使用一个主时钟和同一个时钟沿，主时钟走全局时钟网络。2．在FPGA设计中，推荐所有输入、输出信号均应通过寄存器寄存，寄存器接口当作异步接口考虑。3．当全部电路不能用同步电路思想设计时，即需要多个时钟来实现，则可以将全部电路分成若干局部同步电路（尽量以同一个时钟为一个模块），局部同步电路之间接口当作异步接口考虑。4．当必须采用多个时钟设计时，每个时钟信号的时钟偏差（△T）要严格控制。5．电路的实际最高工作频率不应大于理论最高工作频率，留有设计余量，保证芯片可靠工作。6．电路中所有寄存器、状态机在单板上电复位时应处在一个已知的状态。三　异步设计中常见问题及其解决方法异步电路设计主要体现在时钟的使用上，如使用组合逻辑时钟、级连时钟和多时钟网络；另外还有采用异步置位、复位、自清零、自复位等。这些异步电路的大量存在，一是增加设计难度，二是在出现错误时，电路分析比较困难，有时会严重影响设计进度。很多异步设计都可以转化为同步设计，对于可以转化的逻辑必须转化，不能转化的逻辑，应将异步的部分减到最衏g淝昂蠹度匀挥Ω貌捎猛缴杓啤＃保楹下呒氖敝樱玻胁剖鳎Γ＃矗罚恍胁ㄊ敝樱矗还嬖虻募剖鳎担制灯鳎叮嗍敝拥耐交罚遥哟シ⑵鳎福仙丶觳猓梗陆笛丶觳猓保埃仙Γ＃矗罚幌陆笛丶觳猓保保约剖鞯囊肼攵约剖饕肼耄赡苡捎诰赫跋詹獭H绻蠹恫捎昧送降缏罚颐峭耆梢远源瞬挥枥砘帷H绻悦桃蠼细撸萍霾捎茫牵颍幔嗦耄ǎ校蹋模┗颍希睿澹瑁铮舯嗦耄ǎ疲校牵粒┑募剖鳎话悴灰捎枚坡耄062保玻趴厥敝樱保常嫫鳎保础《嗉妒敝踊蚨嗍敝油缢摹〔唤ㄒ槭褂玫牡缏罚薄〔唤ㄒ槭褂米楹下呒敝踊蛎趴厥敝幼楹下呒苋菀撞蹋米楹下呒氖涑鲎魑敝雍苋菀资瓜低巢蠖鳌＃病〔唤ㄒ槭褂眯胁ㄊ敝樱场【×勘苊獠捎枚喔鍪敝樱嗍褂么シ⑵鞯氖鼓芏死唇饩觥＃础〈シ⑵鞯闹茫Γ＃矗罚桓次欢司×勘苊獬鱿置蹋白晕腋次坏缏返龋詈弥挥靡桓鋈指次恍藕拧＃怠〉缏分芯×勘苊狻八姥贰钡缏罚纾遥哟シ⑵鞯取＃丁〗故敝釉诓煌杀喑唐骷屑读×拷档褪敝拥礁鞲銎骷敝悠钪怠N濉ei樱牛院停遥牛樱牛孕藕糯碓谏杓剖庇×勘Vび幸蝗指次恍藕?159或保证触发器、计数器在使用前已经正确清零和状态机处于确知的状态。寄存器的清除和置位信号840对竞争条件和冒险也非常敏感。在设计时应尽量直接从器件的专用引脚驱动。另外，要考虑到有些器件上电时，触发器处于一种不确定的状态，系统设计时应加入全局复位＆＃47；Reset。这样主复位引脚就可以给设计中的每一个触发器馈送清除或置位信号，保证系统处于一个确定的初始状态。需要注意的一点是：不要对寄存器的置位和清除端同时施加不同信号产生的控制，因为如果出现两个信号同时有效的意外情况，会使寄存器进入不定状态。六　时延电路处理时延电路是指在可编程器件的设计中．．．．．．余下全文＞＞

＆lt；同步电路设计技术及规则＆gt；一　同步设计得优越性：1．同步电路比较容易使用寄存器的异步复位＆＃47；置位端nrvz以使整个电路有一个确定的初始状态；2．在可编程逻辑器件中39使用同步电路可以避免器件受温度，电压，工艺的影响，易于消除电路的毛刺，使设计更可靠，单板更稳定；3．同步电路可以很容易地组织流水线，提高芯片的运行速度，设计容易实现；4．同步电路可以很好地利用先进的设计工具，如静态时序分析工具等，为设计者提供最大便利条件，便于电路错误分析，加快设计进度。二　同步设计得规则：1．尽可能在整个设计中只使用一个主时钟和同一个时钟沿，主时钟走全局时钟网络。2．在FPGA设计中，推荐所有输入、输出信号均应通过寄存器寄存，寄存器接口当作异步接口考虑。3．当全部电路不能用同步电路思想设计时，即需要多个时钟来实现则可以将全部电路分成若干局部同步电路（尽量以同一个时钟为一个模块），局部同步电路之间接口当作异步接口考虑。4．当必须采用多个时钟设计时，每个时钟信号的时钟偏差（△T）要严格控制。5．电路的实际最高工作频率不应大于理论最高工作频率，留有设计余量，保证芯片可靠工作。6．电路中所有寄存器、状态机在单板上电复位时应处在一个已知的状态。三　异步设计中常见问题及其解决方法异步电路设计主要体现在时钟的使用上，如使用组合逻辑时钟、级连时钟和多时钟网络；另外还有采用异步置位、复位、自清零、自复位等。这些异步电路的大量存在78一是增加设计难度二是在出现错误时zejl电路分析比较困难，有时会严重影响设计进度。很多异步设计都可以转化为同步设计，对于可以转化的逻辑必须转化，不能转化的逻辑，应将异步的部分减到最小，而其前后级仍然应该采用同步设计。1．组合逻辑产生的时钟2．行波计数器＆＃47；行波时钟4．不规则的计数器5．分频器6．多时钟的同步化7．RS触发器8．上升沿检测9．下降沿检测10．上升＆＃47；下降沿检测11．对计数器的译码对计数器译码，可能由于竞争冒险产生毛刺。如果后级采用了同步电路，我们完全可以对此不予理会。如果对毛刺要求较高，推荐采用Gray编码（PLD）或One－hot编码（FPGA）的计数器，一般不要采用二进制码．　12．门控时钟13．锁存器14　多级时钟或多时钟网络四　不建议使用的电路1　不建议使用组合逻辑时钟或门控时钟组合逻辑很容易产生毛刺，用组合逻辑的输出作为时钟很容易使系统产生误动作。2　不建议使用行波时钟3　尽量避免采用多个时钟，多使用触发器的使能端来解决。4　触发器的置＆＃47；复位端尽量避免出现毛刺，及自我复位电路等，最好只用一个全局复位信号。5　电路中尽量避免“死循环”电路，如RS触发器等。6　禁止时钟在不同可编程器件中级连，尽量降低时钟到各个器件时钟偏差值。五?樱牛院停遥牛樱牛孕藕糯碓谏杓剖庇×勘Vび幸蝗指次恍藕牛虮Vごシ⑵鳌⒓剖髟谑褂们耙丫非辶愫妥刺τ谌分淖刺＜拇嫫鞯那宄椭梦恍藕牛跃赫跫兔跋找卜浅C舾小T谏杓剖保×恐苯哟悠骷淖ㄓ靡徘A硗猓悸堑接行┢骷系缡保シ⑵鞔τ谝恢植蝗范ǖ淖刺低成杓剖庇尤肴指次唬Γ＃矗罚唬遥澹螅澹簟U庋鞲次灰啪涂梢愿杓浦械拿恳桓龃シ⑵骼∷颓宄蛑梦恍藕牛Vは低炒τ谝桓鋈范ǖ某跏甲刺P枰⒁獾囊坏闶牵翰灰约拇嫫鞯闹梦缓颓宄送笔┘硬煌藕挪目刂疲蛭绻鱿至礁鲂藕磐庇行У囊馔馇榭觯崾辜拇嫫鹘氩欢ㄗ刺A∈毖拥缏反硎毖拥缏肥侵冈诳杀喑唐骷纳杓浦校嘞氯模荆