如何用veriloog hdl语言写50Mhz分频分为1hz

如何用veriloog hdl语言写50Mhz分频分为1hz

reg [27:0] cnt;
always@(posedge clk or negedge rst_n)
if(~rst_n)begin
cnt<=0;
out_1hz<=0;
end
else if(cnt>=24999999)begin
cnt<=0;
out_1hz<=~out_1hz;
end
else
cnt<=cnt+1;

分频肯定约算的，不可能精确。就算上升沿下降沿都用上也分不出来的。你就用计数器估计一个大约的数出来就可以了。