VHDL仿真赋值问题

我的一个source里边有一句
process(clk,timing)
…………
variable timing_temp:integer:=conv_integer(timing);
……
begin
………………
然后在仿真文件里边给timing赋了一个初始值，但是仿真的时候这个值给不到timing_temp上，请问这是怎么回事？
是不是这些变量声明只在程序初始化的时候运行一次就不再执行了？而且比仿真文件里边的赋值要早一些？ 所以就赋不到timing的值？
我这样理解对么？有人知道怎么解决这个问题吗？
我只希望每一次timing变得时候timing_flag跟着变一次就行了

不是很建议这样的代码书写风格，把你上面的代码写成两句，问题就解决了。
variable timing_temp:integer；
timing_temp：=conv_integer(timing);

vhdl不是c语言，需要按照vhdl的语法规则来描述： constant d0:integer :=16#390002c6#;