verilog中always块里面实现组合逻辑时，输出端口为什么不能用wire？
答案:4 悬赏:0 手机版
解决时间 2021-02-17 21:10
- 提问者网友：泪痣哥哥
- 2021-02-16 20:44
verilog中always块里面实现组合逻辑时，输出端口为什么不能用wire？
最佳答案
- 五星知识达人网友：由着我着迷
- 2021-02-16 22:05
可以这么理解(假设哈): 早期的verilog规定always只用于沿触发的时序电路, 所以其内的赋值都得是REG型. 后期对always进行了适当拓展可以电平触发甚至不触发, 以便综合成组合电路. 原always体内定义成REG型的要求保持不变, 但综合后若DFF没有CLK可被吸收掉.
反正就是个语法规定, 掌握规律即可. 而且这样规定我觉得很好啊, 比VHDL方便. VHDL的数据类型太多了.
反正就是个语法规定, 掌握规律即可. 而且这样规定我觉得很好啊, 比VHDL方便. VHDL的数据类型太多了.
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- 1楼网友：神鬼未生
- 2021-02-17 00:33
可能语句是这么规定的吧~
- 2楼网友：骨子里都是戏
- 2021-02-16 23:49
没有为什么，语法规定
- 3楼网友：蕴藏春秋
- 2021-02-16 22:26
这就是verilog的语法，凡是always块内输出，都要定义成reg型的。
由这一点也可以看出，定义成reg型的不一定全是寄存器。
由这一点也可以看出，定义成reg型的不一定全是寄存器。
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