FPGA xilinx FFT ipcore scale_sch 怎么确定

FPGA xilinx FFT ipcore scale_sch 怎么确定

1, scale_sch_we 高电平有效

1，scale_sch 截取的值应该怎么确定？
The butterfly calculation involves complex multiplication,addition, and subtraction. These operations can potentially cause the butterfly data width to grow by two bits from input to output. For radix-2, data can grow by a maximum factor of 2.4 from butterfly input to output (two bits of growth).

One way to avoid the overflow is to scale the butterfly outputs down after each stage.
（因为工作环境的关系，我已经习惯用英文来描述技术问题，用中文有的名词不知道怎么表达）

比如 1024个点 输入输出的xn_re xn_im 都是10位 输出xk_re xk_im也是10位
基二算法 Radix-2的scale_sch 有20位
there are ten stages, 2 bits per stage, so there are 20bit

基四Radix-4 scale_sch是10位 ；都是两位两位一起的
例 Redix_4 10位假如写成10 10 10 10 11 指导手册上写的意思是 第N0级 shift by 3 bits ,N1 shift by bits N2 shift by 2 bits.....

这个移动2位 移动3位是为什么呢？有什么用？
For radix-4, each stage can grow 3-bit (4.8 maximum). Therefore, shift right by 3-bit at 1st stage. And shift 2-bits for the rest, as the first stage is over-shifted.

FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

学习了

scale_sch_we 表示缩放因子使能信号，高电平有效
scale_sch缩放因子的值设置的二进制值两位两位作为一个单元，其累加结果必须等于log2n,即如果fft点数为1024，累加结果应该等于10。例如可以设置scale_sch为1010101010,其中用十进制来累加即2+2+2+2+2=10.这里每个2表示每一阶段的蝶形运算进行了4（2的2次方）倍的缩放。也就是最后计算完总体缩小了1024倍，这与fft计算公式中的最后要缩小1024对应。