钟控rs触发器时钟脉冲cp消失后输出状态会怎样

钟控rs触发器时钟脉冲cp消失后输出状态会怎样

在实际的数字系统中往往包含大量的存储单元，而且经常要求他们在同一时刻同步动作，为达到这个目的，在每个存储单元电路上引入一个时钟脉冲（CLK）作为控制信号，只有当CLK到来时电路才被逗触发地而动作，并根据输入信号改变输出状态。把这种在时钟信号触发时才能动作的存储单元电路称为触发器，以区别没有时钟信号控制的锁存器。
触发器的电路图由逻辑门组合而成，其结构均由R-S锁存器派生而来（广义的触发器包括锁存器）。触发器可以处理输入、输出信号和时钟频率之间的相互影响。
在R-S锁存器的前面加一个由两个与门和一个非门构成的附加电路，则构成D触发器。当时钟脉冲CP为1时，读入输入端D的数据并传至输出端；当CP为0时，根据与门逗只要有一个输入端为0则输出为0地的特性，输入端D的数据被与门屏蔽了，无法到达输出端，不管输入D怎样变化，Q端输出值都保持不变，只有等到下一个CP高电平到来时，才会把当前的D值送出。这样就实现了延迟输出即暂时保存的功能。从电路的动作可以看出，时钟输入端起到控制的作用，CP为1时，能触发后面的锁存器把D的值暂时锁存起来，这也正是触发器名词中逗触发地的含义，这正是触发器与锁存器的联系与区别：触发器利用了锁存器的保存原理，但是加上了触发功能，可以控制保存的时间。
学名逗双稳态多谐振荡器（Bistable Multivibrator）地。触发器（Flip Flop）是一种可以存储电路状态的电子元件。最简单的是由两个或非门，两个输入端和两个输出端组成的RS触发器（见图2）。复杂一些的有带时钟（CLK）段和D（Data）端，在CLK端为高电平时跟随D端状态，而在CLK端变为低电平的瞬间锁存信号的D触发器。更常用的是两个简单D触发器级联而成的在时钟下跳沿锁存信号的边缘D触发器，广泛应用于计数器、运算器、存储器等电子部件。
希望我能帮助你解疑释惑。