FPGA设计中 为什么要加时序约束?

FPGA设计中 为什么要加时序约束?

通俗简单地说，就是因为代码写出来的时候，在fpga里面是随机资源利用的，换而言之，功能块资源、寄存器资源、布线资源等资源是随机分布的，而布线不同路径导致延时时间不同，这样的话就会导致竞争冒险的出现，因此，为了避免这种情况，必须对fpga资源布局布线进行时序约束以满足设计要求。

因为时钟周期是预先知道的，而触发器之间的延时是未知的（两个触发器之间的延时等于一个时钟周期），所以得通过约束来控制触发器之间的延时。当延时小于一个时钟周期的时候，设计的逻辑才能稳定工作，反之，代码会跑飞。