FPGA设计时的底层模块内的三态门如何拆分？
答案:3 悬赏:0 手机版
解决时间 2021-11-16 11:04
- 提问者网友：刺鸟
- 2021-11-16 07:41
FPGA设计时的底层模块内的三态门如何拆分？
最佳答案
- 五星知识达人网友：等灯
- 2021-11-16 09:00
所谓FPGA的三态是在FPGA的IO上实现的，
一般是把输入信号和输出信号分开成二个信号来解决在外部管脚的三态状态的。
如下：
inputsig<=sig;
assign sig=en ? outputsig : 1'bz;
如果你底层用了三态门，那请直接把这些信号引到顶层。
一般是把输入信号和输出信号分开成二个信号来解决在外部管脚的三态状态的。
如下：
inputsig<=sig;
assign sig=en ? outputsig : 1'bz;
如果你底层用了三态门，那请直接把这些信号引到顶层。
全部回答
- 1楼网友：人间朝暮
- 2021-11-16 10:00
我想知道你在底层用三态门做什么
- 2楼网友：行雁书
- 2021-11-16 09:20
三态门一般只在I/O上才会有，内部的三态门一般被综合成数据选择器，或者干脆报错。内部为了防止总线冲突可以使用数据选择器充当三态，当然仅仅对于内部逻辑自己很清楚前提，因为三态和自己定义的选择器有很大不同，不能直接替换。
细节请楼主自己研究，祝好，仅提供一个参考~
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