allegro与protel之间能否相互转换

请问下我原先用protel99se 画的pcb ,现在能否转化成allegro所识别的格式，或是allegro的格式能否转化成protel99se 所识别的格式

PCB图可以转换，可以搜索相应的转换工具，但是如果是正式生产的东东这样转换好像不太好，转换的时候会丢失一些数据，规则、网路什么的

1． 使用的工具 a) protel dxp sp2 b) cadence design systems, inc. capture cis c) cadence design systems, inc. orcad layout d) cadence design systems, inc. layout2allegro e) cadence design systems, inc. allegro f) cadence design systems, inc. specctra 2． protel 原理图到cadence design systems, inc. capture cis 在protel原理图的转化上我们可以利用protel dxp sp2的新功能来实现。通过这一功能我们可以直接将protel的原理图转化到capture cis中。 这里，我们仅提出几点通过实践总结出来的注意事项。 1) protel dxp在输出capture dsn文件的时候，没有输出封装信息，在capture中我们会看到所以元件的pcb footprint属性都是空的。这就需要我们手工为元件添加封装信息，这也是整个转化过程中最耗时的工作。在添加封装信息时要注意保持与protel pcb设计中的封装一致性，以及cadence在封装命名上的限制。例如一个电阻，在protel中的封装为axial0.4，在后面介绍的封装库的转化中，将被修改为axial04，这是由于cadence不允许封装名中出现“.”；再比如db9接插件的封装在protel中为db9ra/f，将会被改为db9raf。因此我们在capture中给元件添加封装信息时，要考虑到这些命名的改变。 2) 一些器件的隐藏管脚或管脚号在转化过程中会丢失，需要在capture中使用库编辑的方法添加上来。通常易丢失管脚号的器件时电阻电容等离散器件。 3) 在层次化设计中，模块之间连接的总线需要在capture中命名。即使在protel中已经在父设计中对这样的总线命名了，还是要在capture中重新来过，以确保连接。 4) 对于一个封装中有多个部分的器件，要注意修改其位号。例如一个74ls00，在protel中使用其中的两个门，位号为u8a，u8b。这样的信息在转化中会丢失，需要重新添加。 基本上注意到上述几点，借助protel dxp，我们就可以将protel的原理图转化到capture中。进一步推广，这也为现有的protel原理图符号库转化到capture提供了一个途径。 3． protel 封装库的转化 长期使用protel作pcb设计，我们总会积累一个庞大的经过实践检验的protel封装库，当设计平台转换时，如何保留这个封装库总是令人头痛。这里，我们将使用orcad layout，和免费的cadence工具layout2allegro来完成这项工作。 1) 在protel中将pcb封装放置到一张空的pcb中，并将这个pcb文件用protel pcb 2.8 ascii的格式输出出来； 2) 使用orcad layout导入这个protel pcb 2.8 ascii文件； 3) 使用layout2allegro将生成的layout max文件转化为allegro的brd文件； 4) 接下来，我们使用allegro的export功能将封装库，焊盘库输出出来，就完成了protel封装库到allegro转化。 4． protel pcb到allegro的转化 有了前面两步的基础，我们就可以进行protel pcb到allegro的转化了。这个转化过程更确切的说是一个设计重现过程，我们将在allegro中重现protel pcb的布局和布线。 1) 将第二步capture生成的allegro格式的网表传递到allegro brd中，作为我们重现工作的起点； 2) 首先，我们要重现器件布局。在protel中输出place & pick文件，这个文件中包含了完整的器件位置，旋转角度和放置层的信息。我们通过简单的手工修改，就可以将它转化为allegro的placement文件。在allegro中导入这个placement文件，我们就可以得到布局了。 3) 布线信息的恢复，要使用specctra作为桥梁。首先，从protel中输出包含布线信息的specctra dsn文件。对于这个dsn文件我们要注意以下2点： 4) protel中的层命名与allegro中有所区别，要注意使用文本编辑器作适当的修改，例如protel中顶层底层分别为toplayer和bottomlayer，而在allegro中这两层曾称为top和bottom； 5) 注意在specctra中查看过孔的定义，并添加到allegro的规则中。在allegro中定义过孔从specctra中输出布线信息，可以使用session, wires, 和route文件，建议使用route文件，然后将布线信息导入到我们以及重现布局的allegro pcb中，就完成了我们从protel pcb到allegro brd的转化工作。 protel到allegro转化的方法 当今it产业的发展日新月异，对硬件设备的要求也越来越高，硬件设计师们面临如何设计高速高密度pcb的难题。常言道，工欲善其事，必先利其器，这也是越来越多的设计师放弃低端的pcb设计工具，进而选择cadence等公司提供的高性能pcb eda软件的原因。 但是这种变革必然会带来这样或那样的问题。由于接触和使用较早等原因，国内的protel用户为数众多，他们在选择cadence高速pcb解决方案的同时，都面临着如何将手头的protel设计移植到cadence pcb设计软件中的问题。 在这个过程当中碰到的问题大致可分为两种：一是设计不很复杂，设计师只想借助cadence cct的强大自动布线功能完成布线工作；二是设计复杂，设计师需要借助信噪分析工具来对设计进行信噪仿真，设置线网的布线拓扑结构等工作。 对于第一种情况，要做的转化工作比较简单，可以使用protel或cadence提供的protel到cct的转换工具来完成这一工作。对于第二种情况，要做的工作相对复杂一些，下面将这种转化的方法作一简单的介绍。 cadence信噪分析工具的分析对象是cadence allegro的brd文件，而allegro可以读入合乎其要求的第三方网表，protel输出的telexis格式的网表满足allegro对第三方网表的要求，这样就可以将protel文件注入allegro。 这里有两点请读者注意。首先，allegro第三方网表在$package段不允许有“．”；其次，在protel中，我们用basname[0:n]的形式表示总线，用basname[x]表示总线中的一根信号，allegro第三方网表中总线中的一根信号的表示形式为bas namex，读者可以通过直接修改protel输出的telexis网表的方法解决这些问题。 allegro在注入第三方网表时还需要每种类型器件的设备描述文件device.txt文件，它的格式如下： package: package type class: classtype pincount: total pinnumber