vhdl一个结构体中可以有几个时钟输入
答案:1 悬赏:50 手机版
解决时间 2021-04-01 00:43
- 提问者网友：姑娘长的好罪过
- 2021-03-31 02:34
vhdl一个结构体中可以有几个时钟输入
最佳答案
- 五星知识达人网友：有你哪都是故乡
- 2021-03-31 04:01
没有限制。因为一个结构体中可以有多个模块，而这些模块可以由不同的时钟输入信号来驱动。在设计中，只需要注意不要同时使用多个时钟信号驱动一个模块就行了。
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