FPGA设计FIFO时wrreq和rdreq能同时设置为高电平有效吗？？？谢谢

FPGA设计FIFO时wrreq和rdreq能同时设置为高电平有效吗？？？谢谢

FIFO是个队列，写操作和读操作是各自独立实现的。只要你设计的FIFO具有双端口数据总线，就可以实现同时读写。但如果只设计了一个数据总线端口，则读/写操作只能时分复用而无法同时进行了。

首先，从硬件角度上，只要你p0口接上拉电阻（p0为开漏输出），p0和p2接到fpga端口上面是行得通的。不过需要注意的是，51单片机的高电平是5v而fpga的高电平是3.3v，所以接口之间要接一个电平转换芯片（lvc244，lvc245等等）。 fpga是纯硬件的，只要你设计合理，完全能达到你的目的。 剩下的就只有51单片机的软件设计了，目前我还没有搞清楚你是要实现扩展io口呢还是要做并行数据通行。不过这两种肯定都能实现，不需害怕编程能否通过等等。 总归一句话，你的方案是合理的，可行的，设计上需要下功夫。如果程序有错误肯定编程不通过，更别说实现功能。