如何使用50MHZ FPGA本身的时钟产生一个 3MHZ 的分时钟
答案:2 悬赏:40 手机版
解决时间 2021-11-16 15:02
- 提问者网友：听门外雪花风
- 2021-11-15 22:16
如何使用50MHZ FPGA本身的时钟产生一个 3MHZ 的分时钟
最佳答案
- 五星知识达人网友：野味小生
- 2021-11-15 23:00
module fenpin_3M(clk,rst,clk_3M);
input clk,rst;
output clk_3M;
reg clk_3M;
reg [3:0 ]cnt;
always@(posedge clk)
begin
if(!rst)
begin
cnt<=0;
clk_3M<=0;
end
else if(cnt==4'd7)
begin
clk_3M=~clk_3M;
cnt<=0;
end
endmodule
也可以使用PLL
input clk,rst;
output clk_3M;
reg clk_3M;
reg [3:0 ]cnt;
always@(posedge clk)
begin
if(!rst)
begin
cnt<=0;
clk_3M<=0;
end
else if(cnt==4'd7)
begin
clk_3M=~clk_3M;
cnt<=0;
end
endmodule
也可以使用PLL
全部回答
- 1楼网友：轻熟杀无赦
- 2021-11-15 23:39
进行计数分频，或者直接使用pll进行分频。
我要举报
如以上问答信息为低俗、色情、不良、暴力、侵权、涉及违法等信息，可以点下面链接进行举报！
大家都在看
推荐资讯