在verilog hdl的端口声明语句中，用什么关键字声明端口为双口方向
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解决时间 2021-02-14 11:38
- 提问者网友：城市野鹿
- 2021-02-14 05:35
在verilog hdl的端口声明语句中，用什么关键字声明端口为双口方向
最佳答案
- 五星知识达人网友：妄饮晩冬酒
- 2021-02-14 05:53
定义双相口用inout
inout port_name;
assign port_name = control_enable ? drive_signal : 1'bz;
但是你要另外定义一个控制 信号，控制使能的时候输出信号，不然 port属于高阻态，用于接收信号。
以上code可在FPGA中使用。
如果是芯片的话，就需要例化 inout的pad,然后把控制信号，和驱动信号接到pad对应的port上
inout port_name;
assign port_name = control_enable ? drive_signal : 1'bz;
但是你要另外定义一个控制 信号，控制使能的时候输出信号，不然 port属于高阻态，用于接收信号。
以上code可在FPGA中使用。
如果是芯片的话，就需要例化 inout的pad,然后把控制信号，和驱动信号接到pad对应的port上
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- 1楼网友：深街酒徒
- 2021-02-14 06:45
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