写Verilog代码时，如何控制一个信号线的拉高与拉低。

比如，数据到来时，把WE拉低，达到数据保持时间后，再拉高，数据之间有毛刺，此时WE已是低电平。就是数据到来一段时间后，WE拉低，数据快要变换时，再拉高，在数据与数据之间的连接处WE是高电平。我一开始感觉时钟的波形挺像，可总控制不好，有时WE的变化在一个时钟周期之内，也不能利用分频来实现对WE的控制。哪位大侠能告诉我具体代码应该怎样写，时间长于一时钟周期的控制方法又该怎么写。

if(data_in)
WE<=0;
if(!WE)
WE<=~WE;
//这是拉低一个时钟，如果拉低多个时钟，可以用计数器控制，关键代码如下：
if(data_in&&cnt==5'h13)
WE<=0;
else begin
WE<=1;
cnt<=cnt+1;
end
//这是拉低20个时钟周期

将先来的数据寄存，新来的数据与之前的相比较，如果不同输出使能信号，表示有数据变化

看两遍没看懂说的什么 - -# 简单说一下想实现什么吧？

内部写的数据是r4_data 写有效是we always @(posedge clk or negedge rstn) begin if(!