xilinx中用verilog写的三态门问题
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解决时间 2021-03-20 05:34
- 提问者网友：辞取
- 2021-03-20 02:26
xilinx中用verilog写的三态门问题
最佳答案
- 五星知识达人网友：往事埋风中
- 2021-03-20 03:04
用的是xinlinx fpga的板子吧，绝大多数 xilinx的内部逻辑，（也就是不是真正I/O端口的所有逻辑）都是不支持tristate的，你如果了解FPGA单元的原理就知道为什么了，所以编译综合的程序没办法，只能把你的tristate 用逻辑1替换掉了。
你想实现tristate，就只能在I/O端口上做，没其他选择。追问那如果是用搭电路的形式呢，我看元器件里有好几种类型的三态门追答具体要看FPGA的说明文档了。搭电路和直接写code 来infer 是没什么区别的，不过tristate 器件说明里应该给出限制的说明，比如只能选择I/O pin追问感谢
你想实现tristate，就只能在I/O端口上做，没其他选择。追问那如果是用搭电路的形式呢，我看元器件里有好几种类型的三态门追答具体要看FPGA的说明文档了。搭电路和直接写code 来infer 是没什么区别的，不过tristate 器件说明里应该给出限制的说明，比如只能选择I/O pin追问感谢
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- 1楼网友：迟山
- 2021-03-20 03:38
三态门只有输出端口才能用！
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