哪位vhdl高手能帮我翻译一下这个代码module scan(clr,clk,q); input clk,clr; output [15:0]q; reg [15:0]

哪位vhdl高手能帮我翻译一下这个代码module scan(clr,clk,q); input clk,clr; output [15:0]q; reg [15:0]

这个就是一个渐加数的模块
always @(posedge clk or negedge clr)
begin
if(!clr) q=0; --复位情况下将q清零
else q=q+1;--没有复位的情况下q每个周期自加1
end
endmodule

ngle,M,EN,psk_output);
input[31:0]fcw;//载波频率
input[9:0]angle;//载波相位
input clk,clr;
input M,EN;//M为输入的序列
output [7:0]psk_output;//输出波形
reg [7:0]psk_output;
wire [7:0]psk_zaibo;

mydds dds_ask(
.gclock(clk),
.clr(clr),
.fcw(fcw),
.pcw(angle),
.outputwave(psk_zaibo));//正弦发生模块，产生载波
always@(posedge clk)
begin
if(EN!=0)
begin
if(M==0)psk_output<=~psk_zaibo;//M=0时相位为180
else psk_output<=psk_zaibo;//M=1时相位为