怎样用FPGA实现FSK调制解调？

怎样用FPGA实现FSK调制解调？

　　FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
　　FPGA的开发相对于传统PC、单片机的开发有很大不同。FPGA以并行运算为主，以硬件描述语言来实现；相比于PC或单片机（无论是冯诺依曼结构还是哈佛结构）的顺序操作有很大区别，也造成了FPGA开发入门较难。目前国内有专业的FPGA外协开发厂家，如[北京中科鼎桥ZKDQ-TECH]等。FPGA开发需要从顶层设计、模块分层、逻辑实现、软硬件调试等多方面着手。

FSK(Frequeney-Shift Keying，频移键控)是用不同频率的载波来传送数字信号。FSK信号具有抗干扰能力强、传输距离远等优点，在只常生活和工业控制中被广泛采用。例如CID(Calling Identity Delivery)来电显示，低速的Modem，铁路系统和电力系统的载波通信中也广泛使用他来传送各种控制信息。以往的FSK调制解调器采用“集成电路+连线”方式设计，集成块多、连线复杂且体积较大。本文基于FPGA芯片，采用VHDL语言，利用层次化、模块化设计方法，提出了一种FSK调制解调器的实现方法。
1 系统整体结构框图
本文设计的FSK调制解调器采用了ALTERA公司的EP1C3T144C8芯片，系统主时钟频率为20 MHz(芯片外部有源晶振)，“0”，“1”数字信号由伪随机信号(m序列)发生器产生。为完成FSK调制器和解调器的发送与接收，由FPGA芯片完成的系统整体逻辑功能框图如图1所示。
2 系统的具体设计与实现
2.1 伪随机序列的产生
最大长度线性移位寄存器序列(m序列)是数字通信中非常重要的、应用十分广泛的一种伪随机序列。由于他具有随机性、规律性及较好的自相关性和互相关性，而且要求设备简单，易于实现，成本低的特点，本系统采用m序列作为数字基带信号进行程序调试。
m序列是由带线性反馈的移位寄存器产生的周期最长的一种二进制序列。线性反馈移位寄存器的一般结构如图2所示。他是由n级移位寄存器，若干模二加法器组成线性反馈逻辑网络和时钟脉冲产生器连接而成。
由于带有反馈，因此在移位脉冲作用下，移位寄存器各级的状态将不断变化，通常将移位寄存器的最后一级作为输出，由此所产生的输出序列为：{ak}=a0a1…ak-1。
输出序列是一个周期序列，其特性由移位寄存器的级数、初始状态、反馈逻辑及时钟频率(决定着输出码元的宽度)所决定。
当移位奇存器的级数及时钟一定时，输出序列就由移位寄存器的初始状态及反馈逻辑完全确定；当初始状态为全零状态时，移位寄存器输出全0列。因此初始状态不能为全零状态。
本系统选用m序列的级数为n=7，序列长度为m=27-1=127，若选用的反馈系数的八进制数值为235，转换成二进制数值为100FPGA实现FSK调制解调
载波正弦信号。。。。。。