verilog中用modelsim仿真，怎么让forever里面的内容运行多少次后停止

verilog中用modelsim仿真，怎么让forever里面的内容运行多少次后停止

先写个task或function，然后在initial里面调用100次，最后停止就OK了。追问我想请教一下，怎么在initial里调用100次呢？是用for循环吗？那该怎么写呢？谢！追答给你写个完整的吧：

module tb1;

reg clk;
reg a;
reg [6:0] counter;
reg rst_n;
always #5 clk=~clk;

initial
begin
clk=1'b0;
rst_n=1'b1;
#1
rst_n=1'b0;
#1
rst_n=1'b1;

wait(counter==7'd100)
$finish;
end

always@(posedge clk or negedge rst_n)
begin
if(!rst_n)
counter <= 7'b0;
else
begin
counter <= counter + 7'b1;
tsk1;
end
end

task tsk1;
begin
#0 a=1；
#10 a=0；
end
endtask

endmodule

另写一个
initial
begin
#1000 $finish
end