【rst】verilog语句中有一个英文的点是什么意思例如.rst(...

【rst】verilog语句中有一个英文的点是什么意思例如.rst(...

【答案】 这只是Verilog中例化两种方式的一种而已.
　　举个例子：
　　有一个模块A
　　module A(rst,clk,data……);
　　要想例化它,你可以
　　(1) A U_A1(U_A1_rst,U_A1_clk,U_A1_data...);
　　在这种写法,U_A1端口列表与A的必须严格对应,也就是说,模块A第一个信号是rst信号,那么U_A1的第一个信号也是对应的rst信号.
　　(2)A U_A2(.rst(U_A1_rst),.clk(U_A1_clk),.data(U_A1_data)...);
　　这种写法下,端口列表可以不严格对应,也就是说,你写成
　　A U_A2(.clk(U_A1_clk),.rst(U_A1_rst),.data(U_A1_data)...);
　　即交换一下clk信号与rst信号的位置,也是可以的.写法(1)就不行

哦，回答的不错