求问：目前fpga最高时钟逻辑可以达到多高
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解决时间 2021-03-18 04:44
- 提问者网友：孤凫
- 2021-03-17 18:32
求问：目前fpga最高时钟逻辑可以达到多高
最佳答案
- 五星知识达人网友：痴妹与他
- 2021-03-17 19:11
就是整个基于FPGA的数字电路的系统主时钟的频率。全同步的数字电路设计，一般使用一个全局时钟，作为驱动所有时序逻辑的主时钟。但如果设计比较复杂，可能会引入多个主时钟，即多时钟域的设计。这时，FPGA系统时钟频率约束就默认对应于所有主时钟的频率约束。如果希望设定不同的时钟频率约束，就必须单独给每个主时钟设定约束。
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- 1楼网友：未来江山和你
- 2021-03-17 20:30
任务占坑
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