我的verilog程序里面计数器计数后最大数字是2**43次方这么大一个数字，但是reg好像最多只支持32位吧。
答案:2 悬赏:10 手机版
解决时间 2021-02-05 12:13
- 提问者网友：泪痣哥哥
- 2021-02-04 22:06
补充：怎么设计加法器可以实现43位以上啊，在线等啊亲们，谢谢。
最佳答案
- 五星知识达人网友：动情书生
- 2021-02-04 22:47
哪里看来的寄存器最多32位的啊？几百位都可以，直接定义使用就是了，没有问题的。
全部回答
- 1楼网友：深街酒徒
- 2021-02-04 23:00
//测量按键时间，时间测量结束后，开始根据时间计算。
always@（posedge clk or posedge add）
begin
if(add)
begin
t_add<=t_add+1;add_en<=0; end
else
begin t_add<=t_add; add_en<=1;end
end
%%每次加法时间测量完毕，进行一次加法
alway@（posedge add_en）
begin
if（t_add
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