Verilog中parameter和define的区别

Verilog中parameter和define的区别

｀define 是宏定义，全局作用的，而且不受语意限制。你甚至可以定义半截的字符串出来。但是使用的时候才会做展开。

举例而言，如果你定义一个宽度信息为：

｀define RANGE 2:3

然后在使用的时候｀include这个文件，RANGE就可以解析了。
wire [`RANGE] bus;

parameter是模块内常量定义，仅限于常量。一般的工具对于parameter的支持力度更好，毕竟是语意可以识别的。而｀define的支持仅仅限于parse阶段，不会流入到elaboration阶段。但是如果把｀｀define的使用场景都改为parameter会造成不必要的变量的引入。

目前一般使用｀define的地方一般是全局化的configuration阶段。比如说对整个IP的配置信息，一个IP应该满足不同的SOC的需求提供不同的配置。