verilog里面怎么对一个输出信号进行初始置位
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解决时间 2021-02-09 05:42
- 提问者网友：泪痣哥哥
- 2021-02-08 05:26
verilog里面怎么对一个输出信号进行初始置位
最佳答案
- 五星知识达人网友：持酒劝斜阳
- 2021-02-08 05:45
输出信号如果是组合输出，那就不用初始化，因为输出随时都是输入的某些逻辑运算后的结果
若干时序信号，通常是复位有效时初始化。
若干时序信号，通常是复位有效时初始化。
全部回答
- 1楼网友：玩世
- 2021-02-08 07:19
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