eda实验中顶层文件采用VerilogHDL语言设计，怎么把各个功能模块通过元件例化的方法进行连接？请给个例子

eda实验中顶层文件采用VerilogHDL语言设计，怎么把各个功能模块通过元件例化的方法进行连接？请给个例子

module eda_top(clk, rst_n, din, dout);
input clk;
input rst_n;
input din;
output dout;

module1_name instance1(
.clk(clk),
.rst_n(rst_n),
.din(din),
.dout(dout1)
);

module2_name instance2(
.clk(clk),
.rst_n(rst_n),
.din(dout1),
.dout(dout2)
);

assign dout = dout2;

endmodule