求基于verilog的分频程序,将100MHz分成1MHz
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解决时间 2021-04-18 06:52
- 提问者网友：太高姿态
- 2021-04-18 00:16
求基于verilog的分频程序,将100MHz分成1MHz
最佳答案
- 五星知识达人网友：野味小生
- 2021-04-18 01:46
module sdio_slave(
clk_100m,
rst,
clk_1m
);
input clk_100m;
input rst;
output clk_1m;
reg clk_1m;
reg [7:0]div_cnt;
always@(posedge clk_100m or negedge rst)begin
if(!rst)
div_cnt<= 8'b0;
else if(div_cnt==49)
div_cnt<=8'b0;
else
div_cnt<=div_cnt+8'b1;
end
always@(posedge clk_100m or negedge rst)begin
if(!rst)
clk_1m<= 1'b0;
else if(div_cnt==49)
clk_1m<=~clk_1m;
else
clk_1m<=clk_1m;
end
endmodule
ok 了，这就是你要的分频器追问非常感谢打了这么多，我还有一个问题，那个用这个程序仿真出图是不是还要写test bench啊？追答必须的，模块名字写错了，你改下
clk_100m,
rst,
clk_1m
);
input clk_100m;
input rst;
output clk_1m;
reg clk_1m;
reg [7:0]div_cnt;
always@(posedge clk_100m or negedge rst)begin
if(!rst)
div_cnt<= 8'b0;
else if(div_cnt==49)
div_cnt<=8'b0;
else
div_cnt<=div_cnt+8'b1;
end
always@(posedge clk_100m or negedge rst)begin
if(!rst)
clk_1m<= 1'b0;
else if(div_cnt==49)
clk_1m<=~clk_1m;
else
clk_1m<=clk_1m;
end
endmodule
ok 了，这就是你要的分频器追问非常感谢打了这么多，我还有一个问题，那个用这个程序仿真出图是不是还要写test bench啊？追答必须的，模块名字写错了，你改下
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- 1楼网友：廢物販賣機
- 2021-04-18 02:06
就是个奇数分频的问题，你可以在百度搜下，资源还是不少的
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