VHDL的开头和结尾怎么写，程序如下
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解决时间 2021-04-07 15:59
- 提问者网友：心牵心
- 2021-04-07 06:13
VHDL的开头和结尾怎么写，程序如下
最佳答案
- 五星知识达人网友：拾荒鲤
- 2021-04-07 07:37
上面的描述只是一个片段（块），输入输出端口都没有被声明。
从这个块的描述中，只能猜clk_in是输入信号，clk、clk_keyboard、clk_display、sel和sell是输出信号。
你加上头：
LIBRARY IEEE;
USE STD_LOGIC_1164.ALL;
USE STD_LOGIC_UNSIGNED.ALL;
ENTITY counter_entity IS
PORT(clk_in: IN STD_LOGIC;
clk: OUT STD_LOGIC;
clk_keyboard, clk_display, sel, sell: OUT STD_LOGIC_VECTOR(1 DOWNTO 0));
END counter_entity;
ARCHITECTURE one OF counter_entity
BEGIN
再加上尾巴：
END one;
你试试吧。
从这个块的描述中，只能猜clk_in是输入信号，clk、clk_keyboard、clk_display、sel和sell是输出信号。
你加上头：
LIBRARY IEEE;
USE STD_LOGIC_1164.ALL;
USE STD_LOGIC_UNSIGNED.ALL;
ENTITY counter_entity IS
PORT(clk_in: IN STD_LOGIC;
clk: OUT STD_LOGIC;
clk_keyboard, clk_display, sel, sell: OUT STD_LOGIC_VECTOR(1 DOWNTO 0));
END counter_entity;
ARCHITECTURE one OF counter_entity
BEGIN
再加上尾巴：
END one;
你试试吧。
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