虽然学过一段时间的Verilog，但有些相关的问题还是不怎么明白

虽然学过一段时间的Verilog，但有些相关的问题还是不怎么明白

1.#10一般在test仿真文件里使用，表示延迟10个单位时间
2.`define是宏定义，它的一般形式为：`define 标识符（宏名）字符串（宏内容）
如`define signal string,它的作用是指定用标识符signal来代替string这个字符串，在编译预处理时，把程序中在该命令以后所有的signal都替代称string。这个方法使用户能以一个简单的名字代替一个长的字符串，也可以用一个有含义的名字来代替没有含义的数字和符号。
$display(p1,p2,...,pn);作用是用来输出信息，即将参数p2到pn按参数p1给的格式输出。
在QuartusII上进行仿真，就要建立一个wave文件，
在modelsim上进行仿真，就必须再写一个test文件，然后编译仿真
3.你可以去下载FPGA设计培训指导手册，里面有例子，可以按着例子一步一步的做下来，我也是这么做的《FPGA设计初级班培训实验指导手册》《FPGA设计提升班培训实验指导手册》参考资料：verilog数字系统设计教程

1. 这个是在仿真中用的，延时10个单位
2. 'define就和C语言的define一个用法， $display一样是用于仿真的。10us/1us是说一个时间单位为10us但是精度是1us啦
3. 我感觉有开发板就能学好，关键是想学啦，你可以学学NIOS II，这个很强大也很好用。你可以试试低级建模啊，根据这个做做不错，可以搜索特权同学的视频，一步步跟着视频做不错。还可以去黑金开发板的论坛下载他们的教程，verilog那些事儿系列，学习下。最后有个实际项目做做是最好啦

路过，暂时保留意见！