verilog中使用for语句是不是在FPGA中占用的资源非常大？
答案:3 悬赏:40 手机版
解决时间 2021-01-02 19:03
- 提问者网友：原来太熟悉了会陌生
- 2021-01-01 22:51
综合的过程为什么非常慢呢？
最佳答案
- 五星知识达人网友：往事埋风中
- 2021-01-02 00:17
verilog中的for循环和C语言中的for循环不一样，表示的是电路的硬件行为，循环几次，就是将相同的电路复制几次！因此循环次数越多，占用面积越大，综合就越慢
全部回答
- 1楼网友：第幾種人
- 2021-01-02 01:19
1、可以在rtl里面查看
2、只要正常全局编译通过，就可以配置到fpga中
3、verilog中有很多不可综合的语句是用来仿真的，部分可综合语句，由于设计者使用原因，也有可能不被综合。有些语句也有可能被编译器优化了，没被综合。
- 2楼网友：雪起风沙痕
- 2021-01-02 00:43
和资源没关系，看你怎么用了
一般来说大量的寄存器组的赋值我都用for循环的
写FIR滤波器里面用到的数据移位我也用for循环的
for循环可以减少代码量的
但关键是你要明白自己写的代码综合出来是个什么东西
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