Verilog中TASK是不是只有组合逻辑时才可以综合
答案:2 悬赏:60 手机版
解决时间 2021-02-05 14:09
- 提问者网友：刺鸟
- 2021-02-05 07:01
Verilog中TASK是不是只有组合逻辑时才可以综合
最佳答案
- 五星知识达人网友：七十二街
- 2021-02-05 08:21
task里面不能用时序。内部嵌套的always语句只能以寄存器值为触发条件。
always@(posedge clk)
task_wr;
....
task task_wr;
input...
output.....
always @(a or b or c)//这里不能出现clk
begin
...end
endtask
如果调用task，外部可以时序逻辑，但task内不能有时序逻辑
always@(posedge clk)
task_wr;
....
task task_wr;
input...
output.....
always @(a or b or c)//这里不能出现clk
begin
...end
endtask
如果调用task，外部可以时序逻辑，但task内不能有时序逻辑
全部回答
- 1楼网友：雾月
- 2021-02-05 09:44
task 在仿真中用的多，一般不能用于综合。
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