FPGA编写Verilog HDL语言时的管脚定义问题

答案:1 悬赏:10 手机版

解决时间 2021-03-08 01:26

提问者网友：沉默菋噵
2021-03-07 13:26

最佳答案

五星知识达人网友：不甚了了
2021-03-07 14:28

你可以看一下ISE Constraints Guide里的LOC Syntax for FPGA Devices部分
第一个是verilog文件里的location约束语法
第二个是ucf文件里的location约束语法
功能上没有区别但不建议在verilog文件里使用约束追问我查了一下，好像说分别是端口定义和端口连线定义，不过没看太明白。我之前看的一个程序的ucf文件中同时有这两种定义方法，是不是第一种定义的意思是所定义的两个管脚可当作同一个来使用？追答我也见过有引号的写法但多数都不写
在论坛中看到有个人说有没有引号都不影响（例外是保留字必须加引号）
Constraints Guide写的是
INST “instance_name” LOC=location;
按照官方的说明肯定风险最小了

你说的“两个管脚可当作同一个来使用”不对只有一个管脚 location约束只是做了映射

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