为什么FPGA同步FIFO读的时候会读空
答案:2 悬赏:30 手机版
解决时间 2021-03-23 02:30
- 提问者网友：遮云壑
- 2021-03-22 14:07
为什么FPGA同步FIFO读的时候会读空
最佳答案
- 五星知识达人网友：怀裏藏嬌
- 2021-03-22 14:52
这个问题我知道，我以前碰到过，是时间精度的问题，读数据后需要10拍才出数据，xilinx的fifo和ram都存在这个问题，仿真里面的timescale和调用的fifo、ram的timescale存在冲突。修改办法：找到ram里面的timescale的赋值，仿真里用一样的就完美解决。
全部回答
- 1楼网友：夜风逐马
- 2021-03-22 16:05
把FIFO的两个时钟也截图出来看一下，感觉是由于FIFO的有个时钟很慢，造成两端口数据同步很慢的。追问通过这两天折腾，好像出了很多奇怪的问题，不光是这个不正常，就算有的仿真过了，改一下顶层模块的输出端口，也会出现仿真不正常的现象。。。。这是不是软件的问题？我是win7 64位，运行的破解Q2 11.0
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