【posedge】verilog语言中的@什么意思verilog语言中的@什么意思如@(posedge...
答案:2 悬赏:20 手机版
解决时间 2021-02-01 00:24
- 提问者网友：相思似海深
- 2021-01-31 10:43
【posedge】verilog语言中的@什么意思verilog语言中的@什么意思如@(posedge...
最佳答案
- 五星知识达人网友：人類模型
- 2021-01-31 11:27
【答案】 在英语中@ 读at,也就是在……的时候,这个小学应该学过,对吧.verilog中@ 的含义就是触发条件的意思,举个例子,always 语言加入不加@ 的话,就是一个一直执行的语句常用的是
always #10 clk=~clk；这是测试文件中常用的语句,这个语句会一直执行,不会停止.如果加了@ 那就是可综合的子集,常用的是always @ （posedge clk）就是clk上升沿时触发语句,也就是只有条件满足时才执行.以上有什么问题可以继续追问
always #10 clk=~clk；这是测试文件中常用的语句,这个语句会一直执行,不会停止.如果加了@ 那就是可综合的子集,常用的是always @ （posedge clk）就是clk上升沿时触发语句,也就是只有条件满足时才执行.以上有什么问题可以继续追问
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- 1楼网友：一叶十三刺
- 2021-01-31 12:29
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