VHDL语言

：= 是赋值语句还是判断语句
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
这2个顶层文件是什么意思？什么时候需要什么时候不需要？

刚好看到这本书。。。
：=是赋值，好像和Pascal类似
逻辑 AND OR NAND NOR XOR
关系 = /= < > <= >=
加 减 并置 + - &
乘法 * / MOD REM
** ABS NOT

而在利用标准逻辑型对端口或信号进行说明以前，在整个程序的最开始，必须有如下调用语句。
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;

STD_LOGIC_1164程序包，其中预定义内容为STD_LOGIC，STD_LOGIC_VECTOR等数据类型。STD_LOGIC_ARITH程序包，其中预定义的内容为有符号和无符号类型，以及基于这些类型的算术运算。STD_LOGIC_UNSIGNED程序包，其中的预定义内容为基于STD_LOGICHE STD_LOGIC_VECTOR类型的无符号的算术运算。

你是用的quartus吗?仿真波形应该先编译程序，再创建波形文件，最后仿真。 创建波形文件：file—new—otherfiles—vector waveform file—双击窗口的第一个空白栏—node finder—filter栏选择pins：all—list—将全部信号移到右边—ok—ok 仿真：给信息赋值—保存—processing—simulator tool—simulation mode项选择functional—generate functional simulation netlist—stat—open或report。