verilog stx什么意思
答案:2 悬赏:80 手机版
解决时间 2021-02-28 06:03
- 提问者网友：抽煙菂渘情少年
- 2021-02-27 11:34
verilog stx什么意思
最佳答案
- 五星知识达人网友：三千妖杀
- 2021-02-27 12:57
state X就是 未知态。如果在简单的Verilog中基本是由于testbench中的输入信号没有被赋值。如果是很大的设计，比如后仿真，就可能性很多了，在此已不能相近回答。
全部回答
- 1楼网友：你可爱的野爹
- 2021-02-27 13:59
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