if rising_edge(clk) or falling_edge(clk) then
rdy <='1';
end if;
除了这种写法还有哪一种?
vhdl 语法疑问: 时钟clk的上升沿和下降沿时候,rdy信号为'1'
答案:2 悬赏:10 手机版
解决时间 2021-03-08 03:55
- 提问者网友：自食苦果
- 2021-03-07 10:58
最佳答案
- 五星知识达人网友：躲不过心动
- 2021-03-07 12:35
if clk'event then
rdy<='1';
end if;
时钟变动的时候rdy为1
rdy<='1';
end if;
时钟变动的时候rdy为1
全部回答
- 1楼网友：低血压的长颈鹿
- 2021-03-07 12:54
不明白啊 = =！
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